内存带宽

测试分析

对于不同的CPU平台，内存带宽的重要性不尽相同，而在与内存延时的搭配上，内存带宽也有很多学问。好了，还是请大家看具体的测评。

1．AMD-nForce2平台的内存带宽分析

正是nForce2芯片组的出现才让AthlonXP平台向更高的前端总线发展，而经过一段时间的超频体验，不少用户都会前端总线与内存带宽之间的关联有了一定的认识。一般而言，我们的常理告诉我们内存频率越高越好，因为它直接决定了内存带宽。然而在nForce2芯片组中则并不是这样一回事。由于内存控制器的特殊性，它要求DDR内存与CPU同步运行时才能达到最佳性能。下面是nForce2芯片组在内存同步/异步条件下的测试成绩：

简单说来，即CPU设定为166MHz外频（333MHz前端总线）、DDR运行于DDR333模式时，其性能要比CPU设定为166MHz外频、DDR运行于DDR400模式的方案更好。所以，无论在何种情况下，我们都建议nForce2用户将“MemoryFrequency”设定为“Sync（同步）”。事实上，同样的情况也出现在ALiMAGiK1和SiS745这两款芯片组上，DDR333在不同步时性能反而不如DDR266同步，好在它们的市场份额并不大。

此外，当我们使用不集成显卡的SPP北桥时，单通道与双通道之间的性能差距微乎其微，甚至都可以将微小的差距理解为测试误差。而在使用集成显卡的IGP北桥中，双通道确实展现出很大的优势。毫无疑问，对于nForce2而言，双通道尽管能够提升内存带宽，但是AthlonXP的前端总线利用不上，单通道DDR已经完全能够满足其需求。之所以nForce2能再KT400面前横行霸道，其关键还在于内存控制器的效率，而非双通道技术。

2．AMD-KT400A平台

VIA的KT400A也是一款主流SocketA芯片组，那么它究竟是否会出现高内存频率异步时性能不佳的情况呢？请大家先不要忙着下结论，更应该抛弃以往对KT333/400的陈见，因为KT400A的内存控制器经过了VIA的重新设计。

显然，KT400A已经能够利用里DDR400的高带宽，即便是在内存异步的情况下。现大家应该很明白在SocketA平台下的内存优化了吧，确实很简单：nForce2要保持同步，而KT400A/600应该尽可能提高内存频率。

3．Intel-I845PE平台

尽管单通道的I845PE芯片组已经略显落伍，但是我们能够从中分析出单通道情况下，内存带宽的重要性。事实上，P4处理器很早就达到533MHz前端总线（133MHz外频），此时只有使用DDR333才算是同步运行。

很明显，DDR333的高内存带宽在此表现出明显的性能优势，无论对3D游戏还是商业应用软件都大有裨益。事实上，单通道DDR对于Pentium4的Netburst架构而言仅仅是杯水车薪，即便是DDR333也无法满足Pentium4的需求，因为533MHz前端总线的Pentium4必须拥有4。2GB/s的内存带宽才能充分别发挥性能，而单通道的DDR333只具备2。7GB/s，更不用说DDR266了。

4．Intel-I865PE

I865PE芯片组是如今毫无疑问的当红小生，凭借双通道DDR技术。它完全解决了内存带宽的瓶颈，引爆P4处理器的最大动力。在这里，我们将对比单通道DDR400、双通道DDR400以及双通道DDR333之间的性能。当然，此时的P4处理器运行于800MHz前端总线。

?双通道DDR确实是P4处理器的最佳拍档，在这种环境下，系统的整体性能得到最佳发挥。如果对比一下各种前端总线的P4处理器所需要的带宽以及各种内存模式能够提供的带宽，我们也就不难理解出现这一现象的原因了。

展开表格

由于双通道DDR400的带宽是6.4GB/s，正好满足800MHz前端总线的P4处理器，因此表现出最佳的组合。

5．Intel-SiS655

Intel芯片组一直对于内存异步相当保守，甚至一直不允许内存频率高于CPU的外频。不过SiS可并不这样认为，其高端的SiS655芯片组同样支持双通道DDR400，而且能够以更加灵活的方式进行异步，这意味着即便我们的P4处理器运行于533MHz前端总线，也可以在SiS655芯片组上使用DDR400。那么这种异步模式是否有价值呢？测试中，我们选择了533MHz前端总线的P4处理器，分别配合单通道DDR400、单通道DDR333以及双通道DDR333。

计算公式

内存带宽计算公式：带宽=内存时钟频率×内存总线位数×倍增系数/8。以DDR400内存为例，它的运行频率为200MHz，数据总线位数为64bit，由于上升沿和下降沿都传输数据，因此倍增系数为2，此时带宽为：200×64×2/8=3.2GB/s（如果是两条内存组成的双通道，那带宽则为6.4 GB/s）。很明显，在现有技术水准下，运行频率很难成倍提升，此时数据总线位数与倍增系数是技术突破点。

单通道内存节制器一般都是64-bit的，8个二进制位相当于1个字节，换算成字节是64/8=8，再乘以内存的运行频率，如果是DDR内存就要再乘以2，因为它是以SD内存双倍的速度传输数据的，所以：

DDR266,运行频率为133MHz，带宽为133×2×64/8 = 2.1GBps （PC2100）

DDR333,运行频率为166MHz，带宽为166×2×64/8 = 2.7GBps （PC2700）

DDR400,运行频率为200MHz，带宽为200×2×64/8 = 3.2GBps （PC3200）

所谓双通道DDR，就是芯片组可以在两个不同的数据通道上分离寻址、读取数据。这两个相互独立工作的内存通道是依靠于两个独立并行工作的、位宽为64-bit的内存节制器下，因此使普通的DDR内存可以到达128-bit的位宽，因此，内存带宽是单通道的两倍，因此：

双通道DDR266的带宽为133×2×64/8×2 = 4.2GBps

双通道DDR333的带宽为166×2×64/8×2 = 5.4GBps

双通道DDR400的带宽为200×2×64/8×2 = 6.4GBps

提醒，在显卡选购时，不要只看显存的大小，还要注意显存位宽这个因素，除非有特殊需求，64bit显存的显卡是不建议游戏玩家购买的。

在了解一些相关的重要知识之后，我们将通过详细的测试向大家展示内存带宽的奥秘。对于不同的CPU平台，内存带宽与内存延时的搭配上，有很多学问。

内存带宽

矛盾说明

熟悉内存优化的朋友一定知道内存延时（CL值）的重要性，然而如今大多数DDR内存都难以运行在CL=2的模式下，特别在提高其工作频率的情况下。很多DDR266内存能够在266MHz下稳定运行于CL=2，也可以在333MHz下稳定运行于CL=2.5，同样的情况也出现在DDR333内存中。这就带给我们这样一个矛盾，究竟应该提高内存频率还是缩短内存延时。

?为此，分别选择了AMD和Intel的平台进行测试。为了凸现出内存带宽的重要性，我们特意将CL=2时的内存频率低于CPU外频，这样的数据更有评判价值。

从测试结果来看，AthlonXP平台显然对于内存延时更加敏感。对于前端总线并不高的AthlonXP平台而言，我们认为DDR333+CL2的性能肯定在DDR400+CL2.5之上，因此建议大家在可能的情况下优化CL延时。至于I865PE平台，毕竟Pentium4还是对内存带宽相当饥渴，此时自然应该尽可能地保证内存频率，而牺牲内存延时。

比较说明

展开表格

通过上面的表格，很明显，DDR2的工作电压比DDR低近30%，功耗也能相应下降大约50%了。采用FBGA等CSP方式封装，减小了模组尺寸，并提高信号完整性，它增加了各模块之间的空气流动空间因而提高了热性能和可靠性。综合来看，更容易达到最高的频率。厂商等不及动作太慢的JEDEC，自行推出了DDR1066的产品。这种产品单条即有8.5GB/s的带宽，相当于双通道DDR 533。

由于核心频率和外部频率的倍进关系，而我们又是以外部频率作为衡量内存时钟频率的标准，因此同频DDR 2内存和DDR内存相比，数据传输率是一样的。

仅仅是频率上的提升，顶多算个“DDR.改”，谈不上“DDR 2”。DDR2的重大改进之处就在于数据预取从DDR的2bit提升为4bit。所谓2bit预取，可以理解为内存核心向外部I/O缓冲传递一次数据，可供外部I/O传输两次的量。而4bit预取，就是内存核心向外部I/O缓冲传递一次数据，可供外部I/O传输4次的量。

内存芯片的频率也有芯片核心频率和外部频率两种：在DDR时代，这两个频率是相同的；但在DDR2时代，核心频率就变成了外部频率的一半。这是为什么呢？因为DDR的2bit预取，核心一次传输的数据可供外部I/O缓冲传输2次，而数据以DDR方式传输，数据传输是CLK时钟的上下沿触发，因此外部时钟频率与核心频率保持一致。而4bit预取就不一样了，核心一次传输数可供外部I/O缓冲传输4次，同样使DDR方式传输，外部频率也要是核心频率的两倍才行。

DDR3与DDR2内存带宽比拼

提升带宽是DDR3内存的核心使命

1、逻辑Bank数量

DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。

2、封装（Packages）

DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。

3、突发长度（BL，Burst Length）

由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

4、寻址时序（Timing）

就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。